Things I Learned at IWLPC 2010 | Indium Corporation Blog

Was ich bei IWLPC 2010 gelernt habe

Monday, October 18, 2010

Montag, 18. Oktober 2010 von Andy Mackie [siehe bio]

Hier noch einmal einige Fakten, die ich bei der diesjährigen IWLPC Show 2010 in Santa Clara gelernt habe. Das Foto unten wurde am Flughafen in Philadelphia aufgenommen, wo ich diesen Blogeintrag verfasst habe.

Wahrscheinlich würden diesmal ohne weiteres zehn Sachen zusammenkommen, aber wer zählt schon mit?

- TSV bedeutet “Through Silicon Via” (Silizium-Durchkontaktierung) UND “Through Substrat Via” (Substrat-Durchkontaktierung). UND (wie ein Teilnehmer scherzhaft bemerkte) „Through Stuff Via“ („Zeug-Durchkontaktierung"). Bis zur Umsetzung für andere Anwendungen wie Kameramodule werden also noch 2-3 Jahre vergehen: Ich dachte, das hätte ich im vergangenen Jahr bereits gehört. Nun, um zur Sache zu kommen ...

- Zur Zeit sind Kameramodule immer noch die einzigen kommerziellen TSV-Anwendungen, obwohl ich Behauptungen gehört habe, dass auch Kameramodule keine echten TSV sind, da sie “das echte Potential von TSV nicht ausschöpfen“: Es seien einfach metallbeschichtete Aufnahmeflächen, die mit den CCD-Pixel auf der Rückseite des Kamerachips Kontakt aufnehmen. Das würde also eher „Into-Silikon-Vias (ISVs) als TSVs entsprechen.

- Einer der Hauptvorteile des 3D-Stacking ist die heterogene Systemintegration: Dabei kannst man Silizium, SOI, GaAs, MEMS, etc. alle in einen Stack oder ein SiP-on-Chip-Array integrieren und die Chip-Funktionalität in drei Dimensionen genau nach Bedarf neu partitionieren. Verbindungstechnologien können außerdem kombiniert werden: Geprägte Metallerhebungen und anisotrope Kontaktfilme (ACF) mit Diffusions-Kontaktherstellung, usw. Dr. Peter Ramm vom kürzlich umbenannten Fraunhofer EMFT hielt einen faszinierenden Vortrag über eCUBE und (neue) eBRAINS Projekte. Peter gab auch zu, dass das eBRAINS-Akronym wohl etwas weit hergeholt ist, und ich bin überzeugt, dass das Streben nach verbesserter Technologie dem Akronym vorausging.

- Probleme mit der Wärmekontrolle für 3D (TSV-basiert) Speicher werden geringfügiger sein, als zuerst gedacht, da eine reduzierte Stromaufnahme die treibende Kraft für die Speicherintegration ist. Hier handelt es sich um eine 40%ige oder 50%ige Reduzierung, je nach der jeweiligen Meinung. Geringere RC-Verluste = geringere Stromverschwendung; weniger Wärme. Bumm: Das wär’s: Dr. Bradley McCredie von IBM stellte in seiner Grundsatzrede heraus, dass durch die Verlegung auf TSV zwecks DRAM sich möglicherweise eine bedeutende Energieeinsparung erzielen ließe, aber die Rechnung geht wohl nicht auf: Nachdem das Chip einmal im Stapel ist, hat sich’s auch. Eine einmalige Gelegenheit und wenn die Durchkontaktierungen dünner werden, fängt das Problem wieder von vorne an.

- Es ist keine Überraschung, aber Known Good Die (KGD – gut befundenes Halbleiterplättchen) wird für das Chip-Stacking entscheidend sein, um die Anmerkungen von Peter Ramm über das Testen für KGDs wiederzugeben. Leider tauchen hier zwei Probleme auf: 1/ (von Peter Ramm), Testpads müssen in das Design integriert werden und dadurch wird Platz in Anspruch genommen, den man vermeintlich gerade erst gewonnen hatte 2/ Die Via-Middle oder Via-Last Technologie TSV verursacht eine zusätzliche Belastung für die Plättchen, die KGD WAREN, bis man in diese Löcher einbringst.

- Die neue Devise für Konsumergeräte ist ganz klar “Mobilität, Anpassbarkeit und ‘Coolness’ (MCC)”. Entschuldigt bitte, wenn ich hier mit Predigen anfange, aber ich hörte einen Marktexperten und sogar einen Ingenieur, die den alten Slogan von „kleiner / billiger / schneller“ (SCF) breit traten, und ich hatte doch gehofft, dass diese Devise gegen Ende des letzen Jahrhunderts ausgestorben war. Die Lektionen des iPAD von Apple (zum Zeitpunkt dieser Blogverfassung werden offensichtlich 1-2 Millionen Geräte pro Monat verkauft (bitte hier klicken: 1-2million units a month)) scheinen eindeutig: Verbraucher werden so oder so Geld für MCC ausgeben. So, wie beurteilen Sie diese SCF-Mantra? Das iPAD ist viel größer als ein Handy, kostet eine schöne Stange Geld und ist (diskutierbar) nicht so funktionell wie ein Laptop. SCF wird schnell zum Heiligen Römischen Reich des Marketing-Bla-Blas. (Hier klicken: Holy Roman Empire). OK: Ich glaube, ihr versteht mich: Sagt mir, was ihr denkt.

- Wie ich schon während der abschließenden WLP-Session sagte, ich hätte nie geglaubt, dass ich die Worte “Intel, “Drahtbond (wirebond) und Chipträger (leadframe)” in einem einzigen Satz hören würde. Nun, das hat einfach das Ausmaß meiner Ignoranz deutlich gemacht. Dr. Saeed Shojaie der Intel NAND Solutions Group in Fulsom, CA und sein Team haben mit PTI gearbeitet und dabei Gold-Drahtbonds mit verschiedenen Durchmessern verwendet (resultierend in Eliminierung des Wire Sweep), um das Stacking von 8 oder mehr Chips auf einem Chipträger zu ermöglichen: Dieses Stack-Up wird dann in etwas installiert, das so ziemlich wie ein Gullwing-LSOP (Large Scale Outline Package) aussieht. OK: Es IST also ein Gullwing-LSOP. Es ist aber Intel und deshalb nicht das LSOP deines Großvaters. Sie haben interessante Arbeiten mit „Double-Bends“ („Downset“) der Leiter durchgeführt, um Verformungen des sehr feinen Chipträgers zu eliminieren und immer noch die gewünschte Leiterlänge beizubehalten. OK, stöhnen Sie: "Warum kein TSV? Die sind doch so cool!! „Gut, wenn Sie verstehen, dass dies Intels Antwort auf Solid State Drives (SSD) ist, basierend auf reduzierten Kosten, kürzeren Vorlaufzeiten, Nutzung bestehender JEDEC Package-Designs und Testinfrastrukturen, bekannten Zuverlässigkeitsproblemen.... dann wird Ihnen klar, dass es in der Tat extrem cool und sehr pragmatisch ist und ein perfektes Beispiel der Perfektionierung eines bekannten Formats, anstatt dass man auf das nächste neue aber halbfertige Ding wartet. Ich muss gestehen: Ich sah etwas, das nach einem ähnlichen Stack aussah, eins auf dem anderen (unter Verwendung von PoP-Lötpaste) und zwar von einem asiatischen Kunden; ich dachte, es sei ein Witz. Dem war aber nicht so. Saeed erklärte uns, dass sein Team anfänglich 8 gestapelte 4GB-Chips verwenden würde und dann nächstes Jahr auf 8GB gehen wird. PoP stapelt zwei davon , was dann 128GB (0,128TB) von Solid State Drive ergibt. Schön! Wie sieht es aber mit der Zugriffsgeschwindigkeit aus?

- Die Implementierung von 0,3 mm WLP (Wafer Level Packaging) liegt noch zwei Jahre in der Zukunft ... und das wird wohl immer so sein. Hier ist der Hintergrund: Jan Vardaman von TechSearch International ließ sich eine ganz besondere Vorgehensweise in ihrer Rolle als Vorsitzende eines Panels industrieller “Leuchten” einfallen, indem die Zukunft von WLP diskutiert wurde. Sie gab ihren vier Experten (von Broadcom, Qualcomm, Casio und National Semiconductor) eine vorläufige Hausaufgabe mit. Die Antworten enthielten eine ganze Anzahl allgemeiner Themen und man stimmte insgesamt überein, dass 0,3 mm WLP an sich leicht machbar sind und schon seit Jahren waren, aber dass es an den Substrat-Leuten liegt, die die Kosten nicht so weit reduzieren können, um 0,3 mm für mobile Anwendungen realisierbar zu machen. Es gäbe möglicherweise 0,32 oder 0,35 mm als Zwischenmaßnahme für mobile Verbraucheranwendungen; das könnte aber die Grenze auf Grund der Kosten sein.

- Rosalia Beica von Applied Materials hielt die Abschlussrede und sprach über die Arbeit, die von der EMC-3D Gruppe durchgeführt wurde. Im Prinzip hat die EMC-3D Gruppe die Technologie und Applied die ‘Tools’ zur Kupferfüllung von Diffusionssperrschichten, beschichtet im 20:1 Seitenverhältnis von Siliziumabsorptionsflächen (copper-fill diffusion-barrier-layer-coated 20:1 aspect ratio silicon apertures) (20 µm tief, zur Kenntnisnahme), um die Probleme mit Hohlraumbildung und Überlastung zu eliminieren. Die Frage ist nun: Wird Kupfer das leitende Bohrlochfüllmaterial der Wahl sein? Temperaturwechselbeanspruchungen scheinen eine ziemliche Belastung in den Bohrlöchern durch die Modellierungsarbeit, die ich gesehen habe, auszuüben. Sehen wir, was daraus wird.

- Es gibt keine neuen Informationen, dass die Waferverdünnung kritisch sein wird für das Waferstacking, wir haben jedoch von Bill Crouch von Süss Microtec gehört, dass die aktuelle Mindeststärke für Chips 10 µm for Logik, 40 µm für DRAM und 25 µm für Flash ist. Das kritische Ertragsproblem für verdünnte Wafer bleibt das Entkleben an den Waferkanten ohne Risse; entscheidend sind dabei die physischen Eigenschaften des temporären Waferbonding Klebers.

- Letztlich gilt: Zu viele Wimpel und „du siehst aus wie ein russischer General“, wie ein Typ mir gesagt hat. Er hat recht. Ich bin mir in der Tat nicht sicher, ob „Wimpel“ der richtige Name für diese klebrigen „Ehrenplaketten“ sind, die SMTA unten an deinem Umhängenamensschild anbringt, aber ja, es sah schon ein wenig wie ein Schwachkopf aus [siehe folgendes Bild].