Treibende Kräfte in puncto Packaging: Teil 2

IDr. Andy Mackie, Senior Product Manager Halbleiter und fortschrittliche Montagewerkstoffe der Indium Corporation, und Sze Pei Lim, Regional Manager Halbleiter, erläutern, wann die Umstellung von wasserlöslichen auf No-Clean-Flussmittel erforderlich ist und welche Faktoren für diese Entscheidung ausschlaggebend sind.

Andy: Sze Pei, wir haben im Laufe der Jahre mit unseren Kunden über Flip-Chip-Flussmittel gesprochen. Gibt es wirklich eine klare Grenze, wann Kunden von wasserlöslichen zu No-Clean-Lösungen wechseln sollten, insbesondere zu ultra-rückstandsarmen Flussmitteln?

Sze Pei: Dies hängt von vielen Dingen und auch von der Ausführung des Packages selbst ab. Früher gab es nur einen oder zwei Flip-Chips auf dem System-in-Package, jetzt packen wir bis zu 20 Flip-Chips in ein winziges Package. Der Pitch wird also immer kleiner. Früher waren es große Lotkugeln, jetzt verwenden wir Kupfersäulen und sogar Mikrosäulen, sodass der Pitch auf vielleicht 40 Mikrometer, 30 Mikrometer und vielleicht sogar 20 Mikrometer gesunken ist.

Wenn der Pitch weiter sinkt, ist es natürlich schwierig, dass Wasser mit dieser hohen Oberflächenspannung wirklich in diese engen Lücken eindringen und alle Rückstände entfernen kann. Es wird einen Punkt geben, an dem sich unsere Kunden mit dem ultra-rückstandsarmen, No-Clean Flip-Chip-Flussmittel befassen müssen. Ich würde sagen, wahrscheinlich bei einem Pitch im Bereich von 40 bis 30 Mikrometern.

Und natürlich kommt es auch auf die Größe des Dies an. Wenn der Die selbst bei sehr engem Pitch klein ist, kann man ihn möglicherweise noch gut von allen Rückständen reinigen. Aber wenn der Die groß ist, ist die Reinigung der Mitte ...

Andy Mackie: Sehr schwierig.

Sze Pei Lim: ... Schwieriger. Es kommt also wirklich darauf an. Ja.

Andy Mackie: Okay. Kannst du uns ein wenig über deine Arbeit mit den Konsortien und dem weiteren Fahrplan in Bezug auf die heterogene Integration erzählen?

Sze Pei Lim: Wir beteiligen uns an einem vom ASM geleiteten Konsortium. Im Mittelpunkt steht dabei hauptsächlich das Fan-out Wafer Level Packaging (FOWLP) und wir befinden uns nun in der zweiten Projektphase, in die wir auch Fan-out SiP integrieren. Wenn wir also ein paar Chips haben – bis zu drei Chips und ein paar passive für das Fan-out Wafer Level Packaging – handelt es sich entweder um Wafer-Level oder Panel-Level und befindet sich somit auf dem Fan-out. Und dann kapseln wir alles ein und machen es zu einem Package, sodass wir den gesamten Prozess vom Wafer über den Chip bis hin zum endgültigen Package untersuchen. Natürlich prüfen wir auch die Zuverlässigkeit auf der untersten Ebene.

Damit beschäftigen wir uns also und haben außerdem bereits ein paar Artikel veröffentlicht. Ich denke mehr als 10 Artikel. Weitere Informationen finden sich auch auf unserer Website. Wir untersuchen die Prozessherausforderungen und die Materialien, die Herausforderungen stellen. Verzug ist beispielsweise eine große Herausforderung. Daher wurden all diese Artikel auf der Grundlage dieser Herausforderungen geschrieben.

Andy Mackie: Okay.

Sze Pei Lim: Und was den weiteren Fahrplan der heterogenen Integration betrifft: Ja, ich beschäftige mich besonders mit dem Bereich Advanced Packaging. Wir betrachten also 3-D-, 2,5-D- und auch die Wafer-Level-Packages. Der Fahrplan sollte in Kürze veröffentlicht werden – zumindest als Entwurf.

Andy Mackie: Wurde das nicht ein wenig verschoben?

Sze Pei Lim: Ja, es kam zu einigen Verschiebungen.

Andy Mackie: Okay, vielen Dank.

Andy Mackie: Wenn Sie mehr erfahren möchten, kontaktieren Sie uns bitte. Und Sze Pei, danke für deine Zeit.

Sze Pei Lim: Danke Andy.