AVOID THE VOID™ (LÖTEN OHNE LUNKER): Voidbildung auf großen Grundflächen in der Elektronikmontage: Leiterplatten (PWB) - Design

In einem früheren Beitrag sprach ich über die Voidbildung auf großen Grundflächen in der Elektronikmontage und verwies auf ein statistisches Tool namens Ishikawa-Diagramm.  Dieses Tool hilft Ihnen, einen Prozess zu entwerfen, und bietet ein exzellentes visuelles Hilfsmittel, das dabei hilft, die möglichen Fehlerursachen und die Auswirkungen, die die Prozessvariablen haben können, aufzuzeigen.  Dieses besondere Ishikawa-Diagramm zeigt, dass das PWB-Design eine große Auswirkung auf die Voidbildung haben kann.  Heute betrachte ich die Materie genauer und spreche darüber, wie die Lotvoidbildung auf großen Grundflächen in der Elektronikmontage durch die Unterschiede im PWB-Design verringert werden kann..